fpga 顶层模块测试时 如何测试其调用模块的中间信号

写了一个顶层模块 调用了两个例化模块 如下
module top(flag_out,data,clk,reset);
  
  parameter width = 8;
  input[width - 1 : 0] data;
  input clk,reset;
  output flag_out;
   
  wire flag_out,skip_10,valid;
  wire[width - 1 : 0] data_transport;
  

  

  data_path m1(.data(data),.valid(valid),
      .clk(clk),.skip_10(skip_10),.reset(reset),
      .data_transport(data_transport));
  controller m2(.flag_out(flag_out),.skip_10(skip_10),
  .valid(valid),.reset(reset),.data_transport(data_transport),.clk(clk));

endmodule


我想在modelsim中测试下skip_10，valid这两个信号 应该怎么办啊？
求大神指点 在线等！！

[ 本帖最后由 573481734 于 2011-4-10 20:18 编辑 ] 此帖出自小平头技术问答