如果高效的判别verilog代码中的逻辑是组合逻辑还是时序逻辑

2019-03-25 09:07发布

3215 5

如题，看到verilog代码中各种的always，初看貌似都是跟时钟有关的同步时序逻辑，后来发现有很多的异步逻辑，求教各位大侠，如何能够简单高效的判别代码中的逻辑是异步的组合逻辑还是同步时序逻辑？此帖出自小平头技术问答

友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。

该问题目前已经被作者或者管理员关闭, 无法添加新回复

5条回答

1楼-- · 2019-03-25 17:55

< / 应该是在有时钟触发的算同步逻辑，否则异步逻辑

2楼-- · 2019-03-25 20:12

那比如always@（posedge clk or posedge en）
其中clk是个时钟是没问题的，
但是en就跟时钟没有关系的信号，那么这个模块应该是个组合逻辑吧？

3楼-- · 2019-03-25 23:13

应该算异步复位的同步逻辑。具体还要看的电路表达方式了！以及EN 与CLK的时钟关系了。不能一概而论。

4楼-- · 2019-03-26 04:42

谢谢指点

5楼-- · 2019-03-26 06:40

欢迎提出问题！