哈，谢谢呀，我已经解决了。又有一个问题，Xilinx的Ip不能implement Design吗？麻烦了 啊

原帖由 museum 于 2012-7-5 17:14 发表

 又有一个问题，Xilinx的Ip不能implement Design吗？麻烦了啊

能说得具体些吗？

具体啥问题？

出现该问题，我觉得楼主对数字电路理解上可能还是有些偏颇。
一旦被分配到某一个IO口，实现工具就在物理上将该信号与相应的IO口锁定；多个信号分配到同一IO口，哪怕这些信号来自于不同的component，哪怕在产生时隙上市错开的，实现工具和FPGA无法像“软件”那样实现物理上的切换。

多个信号要从同一IO口输出，只能有两种思路：
1. 用总线形式，将IO口定义为inout型(三态门)，可输入，也可输出。
2. 用多路选择器来实现，这个时候严格来讲已经输出端已经是同一信号了。

出现该问题，我觉得楼主对数字电路理解上可能还是有些偏颇。
一旦被分配到某一个IO口，实现工具就在物理上将该信号与相应的IO口锁定；多个信号分配到同一IO口，哪怕这些信号来自于不同的component，哪怕在产生时隙上市错开的，实现工具和FPGA无法像“软件”那样实现物理上的切换。

多个信号要从同一IO口输出，只能有两种思路：
1. 用总线形式，将IO口定义为inout型(三态门)。
2. 用多路选择器来实现，这个时候严格来讲已经输出端已经是同一信号了。