设计计数器时遇到的问题

2019-03-25 09:09发布

站内问答 / FPGA
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我正在用CPLD设计一个计时计数模块:按下reset清零,按一下start开始计时,按一下stop停止计时把结果传给单片机,现在就是控制不了stop,就是仿真时start为高电平1时计数器工作,为0时停止计数,stop控制不了,请问应该怎样才能控制呢?
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8条回答
eeleader
1楼-- · 2019-03-26 13:21

问题搞定吗？

eeleader
2楼-- · 2019-03-26 13:33

没人回复，难道是军事机密，保密，不能分享吗？

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