普通的IO信号在PCB上对应的fpga脚为全局时钟

2019-03-25 09:10发布

站内问答 / FPGA
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     各位大侠，晶振的时钟为main_clk，将该时钟分频后得到AD的时钟AD_clk，但是在实际的电路图中，我AD_clk连接在了fpga的全局时钟对应的脚上面个，综合的时候报错，好像是普通的IO信号时不能连在全局时钟上面的，现在肿么办！！！！！！！！！！！！ 此帖出自小平头技术问答
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2条回答
仙猫
1楼-- · 2019-03-25 18:54
< / 若是Xilinx的FPGA，在ucf文件里加一句试试：

NET "AD_clk" CLOCK_DEDICATED_ROUTE = False;
eeleader
2楼-- · 2019-03-25 21:43

如果你是ALTER器件，使用专用CLK信号作为普通IO输入，直接QUARTUS的DEVICE 菜单里面配置即可！

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