就按照这个时序来控制这3个信号，FPGA拉低SL、拉低SCK，同时送出SDI，地址和数据全部发完之后再拉高SL,SCK，只要注意在D27发出之后再动作SL和SCK就可以了，至于SCK的时钟频率，可以参考接收芯片的手册选取

简单设计一下这个程序如下：

 

process(clk,rst)

begin

if (rst='0') then

   state<=(others=>'0');

   sl<='1';

   sclk<='1';

   sdi<='0';

elsif clk'event and clk='1' then

  if (state=x"0") then

        data<=tx_data( 需要发送的数据）

        state<=x"1";

        sl<='1';

  elsif (state=x"1") then

       sl<='0';

       sclk<='0';

        state<=x"2";

 elsif (state=x"2") then

      if(cnt=39) then ( 数据位数）

        cnt<=0;

        state<=x"3";

     else

        cnt<=cnt+1;

        state<=x"2";

    end if

     sdi<=data(39);

     data<=data(38 downto ) & '0';

     sclk<='1';

 elsif (state=x"3") then

     sl<='1';

     state<=x"0";

 else

    state<=(others=>'0');

   sl<='1';

   sclk<='1';

   sdi<='0';

end if;

end if;

end process;