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求助计算两个存储器数的差
2019-03-25 09:23
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FPGA
3849
3
924
求助各位大侠啊,现在想写这样一个程序,用verilog,计算两个存储器中地址相同的两个数差的绝对值,假设A,B两个存储器,每个存储器存储256个数,在计算时,鉴于节约时间,每次同时计算16个数据,就要计算16次,请问怎么写这个程序啊?求助·········谢谢 此帖出自
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3条回答
eeleader
1楼-- · 2019-03-25 13:46
精彩回答 2 元偷偷看……
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tx_xy
2楼-- · 2019-03-25 14:50
两个存储器,各自存256个数;
为了节约时间,一个时钟周期需要同时比较16个数,也就是说16个时钟周期把所有的数据都减一下;
如果使用2楼的方法,貌似需要重新拼一下存储器,假设原来的存储器位宽为8bit,需要改成16*8=128bit位宽,这样一个时钟可以读出128bit的数,相当于原来的12个8bit的数;
总之不大理解楼主的应用场景,为什么非要把所有的数据都存好,再进行减法运算?其实完全没有这个必要。这两个ram中的数据是同时得到,还是不同的时间顺序得到?如果两个数据可以同时得到,那再往存储器写数据的时候,可以顺便把减法运算给完成了;如果两个数据不是同时得到,假设A先存好,那等拿到B的数据的时候,顺便把减法做了,也是可以的啊。
我估摸着楼主是地址相同这个条件限制了楼主的思维,地址相同这个问题,很容易解决,假设A和B这两组数据不是同时得到,A先存入到了存储器,B后得到;把数据B开始往存储器中存时,把A存储器中相应地址的数读出来就行了。
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eeleader
3楼-- · 2019-03-25 20:42
赞一个,楼上TX_XY 兄弟写的比较全面!
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为了节约时间,一个时钟周期需要同时比较16个数,也就是说16个时钟周期把所有的数据都减一下;
如果使用2楼的方法,貌似需要重新拼一下存储器,假设原来的存储器位宽为8bit,需要改成16*8=128bit位宽,这样一个时钟可以读出128bit的数,相当于原来的12个8bit的数;
总之不大理解楼主的应用场景,为什么非要把所有的数据都存好,再进行减法运算?其实完全没有这个必要。这两个ram中的数据是同时得到,还是不同的时间顺序得到?如果两个数据可以同时得到,那再往存储器写数据的时候,可以顺便把减法运算给完成了;如果两个数据不是同时得到,假设A先存好,那等拿到B的数据的时候,顺便把减法做了,也是可以的啊。
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