verilog的一个语法问题

2019-03-25 09:24发布

verilog中，一个always中如果含有好几个case语句，那么这些case语句是并发执行，还是顺序执行呢？？如下 always begin case(a) ………… case(b) ………… case(c) ………… end 此帖出自小平头技术问答

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