新手使用FPGA中遇到的问题请教

2019-03-25 09:25发布

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最近使用verilog对FPGA进行编程，遇到一个问题。当把一些的信号（比如输入信号，或INOUT信号）引出到测试脚上时，整个FPGA就不工作了。请问下这是怎么回事？为什么会出现这样的情况？怎么解决？望大家指点指点！此帖出自小平头技术问答

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4条回答

1楼-- · 2019-03-25 19:54

< / 测试脚是不是选错了

2楼-- · 2019-03-25 20:09

可以确定测试脚没有错，有些信号引出来就很好，没有任何问题！

3楼-- · 2019-03-25 23:09

把输入信号换个测试管脚或对相同的测试管脚换个输入信号呢？

4楼-- · 2019-03-26 04:32

精彩回答 2 元偷偷看……