Quartus 并转串

2019-03-25 09:27发布

代码如下:  
always @(negedge clk or negedge rst_n)
  begin
    if(!rst_n)
      begin
        address      <=  1'b0;
      end
    else
      begin
        if(start)
          begin
            address  <=  addr_reg[3];
            address_reg[3:1] <= address_reg[2:0];
          end
      end
  end
编译的时候会报错,提示是:address_reg被重复赋值。哪位能帮忙解决这样的问题,不用计数,如何实现并转串。 此帖出自小平头技术问答
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1条回答
eeleader
1楼-- · 2019-03-25 15:22
< /

没看出哪里重复赋值,请把你的代码完整贴出,看看!

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