各位高手，帮忙看看我的Verilog的顶层模块

各位大侠，我是Verilog的一位新手，就是想简单的进行串并转换，想编写一个测试模块，然后在处理模块转换完数据之后，给测试模块一个反馈信号，测试模块在接收完反馈信号之后产生一个新的测试数据，然后后面的处理模块再进行转换，现在把这两个模块用一个顶层模块综合起来，结果编译的错误是Error: Can't synthesize current design -- Top partition does not contain any logic 小弟知道测试模块是不能综合的，但是小弟这个问题怎么解决呢？跪求各位高手指点~~~多谢~~~ 此帖出自小平头技术问答