cpld 计数器 从0开始计数记到16停止， 上电之后计数器不工作

2019-03-25 09:29发布

站内问答 / FPGA
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always@(posedge clk or negedge rst)
if(!rst)
cont1<=5'b0000;
else if (cont1==16)
cont1<=16;
else
cont1<=cont1+1;
时钟复位信号都正常，上电之后计数器马上变为16.没有中间计数的过程。哪位知道是什么问题？ 此帖出自小平头技术问答
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7条回答
danielzhoufeng
1楼-- · 2019-03-26 14:24
呵呵，楼主可能本意就是要计数到16就停止计数了吧
楼主可以看看你的时钟频率有多高，另外，是怎么得出没有计数过程这个结论的呢？用示波器看了？
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