FPGA时序优化的问题

2019-03-25 09:32发布

向大家求助了。小弟最近写了一段程序,通过FPGA来采集数据。 先是接收DSP的指令,然后FPGA根据指令进行采样时钟等等情况的配置,然后在采样时钟的上升沿进行采集。每一次采集1000个8位数据,一共采集128次,然后求平均值,上传到DSP。 在modelsim仿真里面,显示功能没问题。但是实际编译显示时序无法达到要求。  希望大家能帮忙看下程序。   感觉问题出在那里,因为要采集1000个8位数据,采集128次,所以我定义了一个reg[15:0]     memy[999:0];     然后每次采集到的数据加到里面。但是编译显示这部分时序达不到要求。希望大家帮帮忙了! 此帖出自小平头技术问答
友情提示: 此问题已得到解决,问题已经关闭,关闭后问题禁止继续编辑,回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
1条回答
eeleader
1楼-- · 2019-03-25 16:02
< /

大哥这样做肯定不好,为啥你不用FPGA内部RAM进行采集数据的存储啊

一周热门 更多>