FPGA使用时钟驱动IO口,电平如何随着频率变化上升?

2019-12-02 16:09发布

<p> 这是100M时钟驱动IO口,IO口的输出。</p><p> 可以看到a点是0V,b点是1.78V。</p><p> 所以当频率变高之后,电平不是从0开始上升的是吗,而是有一个直流偏置,这样可以减少上升下降时间?</p><br> <ignore_js_op> <img src="data/attach/1912/nipyowq2vwfraw7xtaigxsxjo5fb8oic.png" alt="13.png" title="13.png"> </ignore_js_op> <br> <br> <br> <br> <br> <p><br></p>
8条回答
tiantian55
1楼 · 2019-12-03 02:42.采纳回答
昨天测出来了,是因为仪器的问题,当时用的示波器的线和仪器不是配套的,所以才出现这样的波形,被迷惑了好久。正常的波形还是没有直流分量从0V开始上升的
胡豆豆的春天
2楼-- · 2019-12-03 18:32
示波器的线比较脆弱,起码学校实验室,一半都是坏的

一周热门 更多>