一个工程有多个verilog编写模块，但当给不是顶层文件添加仿真节点时，提示no matches，只有把这个文件设为顶层文件才能加入节点，模块多时这样会麻烦，有没有其他方式？
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2012-3-11 19:51:43 此帖出自小平头技术问答