编程求助啊啊啊啊啊啊啊啊啊啊

2019-03-25 09:36发布

这段程序的意图是想实现这么一个功能,扩展6个中断,每个中断都会串行输出,比如第1个中断就输出001,第2个输出010,以此类推,第6个是110.但是每次检查错误都会出现几个错误:

ERROR: syntax error near # (VERI-1137)
请各位大大帮忙看看。。。。或者帮忙想个编程的新思路。。。谢谢啦




module inter_extend (A,Q);

       input [5:0] A;
       output Q;
       reg Q;
  always @(A)
    case(A)
      6'b000001:Q=0;


        #10 Q=0;
        #20 Q=1;


      6'b000010:Q=0;
        
        #10 Q=1;
        #20 Q=0;
      
      6'b000100:Q=0;
        
        #10 Q=1;
        #20 Q=1;
        
      6'b001000:Q=1;
        
        #10 Q=0;
        #20 Q=0;
        
      6'b010000:Q=1;
        
        #10 Q=0;
        #20 Q=1;
        
      6'b100000:Q=1;
        
        #10 Q=1;
        #20 Q=0;
        

endmodule 此帖出自小平头技术问答
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4条回答
tx_xy
1楼-- · 2019-03-25 15:40
< / always @(A)
    case(A)

这样能行么 ?
wenhuawu
2楼-- · 2019-03-25 20:52
好像verilog里有个要求,就是有敏感变量与 #10 等延时语句不有同处一个always
wenhuawu
3楼-- · 2019-03-25 22:33
 精彩回答 2  元偷偷看……
紫遥violet
4楼-- · 2019-03-26 01:33
always @ (A)这样貌似不太行吧。。。
再有就是你的延时语句处在了不确定的位置上,你最好用begin end把他们包含进去。而且最好在最后加上default语句  有好的语言风格

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