基于FPGA的棋类比赛计时器 - 平头弟

基于FPGA的棋类比赛计时器

2019-03-25 09:38发布

站内问答 / FPGA

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学校没教过FPGA/CPDL这门课程，但是毕业设计却要我做这个题目。我真是一头雾水。每个人个都在工作阶段了，难道要我花一段时间来学一门课程再完成一个设计吗？抽到题目是我在忙考研，考研失败了，我就找工作，现在工作都找到了，但是星期一到六都要上班，基本没时间都完成设计。还有一个月就要要交了。唉。好了。牢骚发到现在，转入正题。
我是一个终极菜鸟。FPGA。我真的是刚认识。
我网上看到一段代码是基于CPDL写出来的，我想问一下这段代码，能否用到基于FPGA的设计中？其实那些基于CPDL或者是基于FPGA什么的，究竟区别在哪里？是不是只在硬件上有区别呢？代码其实是通用的？
还有我要自己做基于FPGA的棋类比赛计时器，应该怎么入手呢？能否请各位大大们提供一下总体思路，讲一下看法。提一下建议呢？分为几个模块呢？
PS：不是我懒，不去花时间学。我之前考研，时间全给高数和英语了。唉。考研失败了，时间却浪费了。唉。
请大家给一点想法。给一下建议。谢谢各位。此帖出自小平头技术问答

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6条回答

1楼-- · 2019-03-25 14:58

< / 1.VHDL或者verilog是用来描述你的意图的，即你要实现的电路。一般来说，只要你在代码中不使用某芯片特有的资源，那么代码就是通用的。既可以用于CPLD，也可以用于FPGA；
2.FPGA和CPLD的相同点在于，它们都是由各类逻辑门组成的。而不同的地方，芯片本身的构造、实现方法、材料等都不同。你只需要知道的是，CPLD适合用于组合逻辑电路和小规模的电路，FPGA适合实现高速、大规模的时序逻辑电路。当然，CPLD和FPGA之间有一个交集，在这个交集里面的实用，即可以用CPLD实现，也只可以用FPGA实现；
3.用VHDL或者verilog来描述你要实现的电路，然后综合软件会来理解你的意图，并翻译成可以在你所选择的芯片上正确运行的电路；
4.如果只是为了毕业设计，个人建议花一两天时间看一下verilog的语法，这个语言相对简单，入门也快。下载一个综合器，边学verilog边练习。等到了能编写简单的代码时，就开始学会引脚分配，如果会分配引脚了，那么你就可以做你的毕业设计了。

——个人愚见，仅供参考。

2楼-- · 2019-03-25 19:01

谢谢你的建议以及指导。我会尝试一下的。谢谢你！！！

3楼-- · 2019-03-25 20:19

我也需要写这个题目的毕业论文啊~希望指导！！！QQ730083191~如果有资料能不能共享啊？？

4楼-- · 2019-03-25 20:27

精彩回答 2 元偷偷看……

5楼-- · 2019-03-25 23:29

根籽。

6楼-- · 2019-03-26 03:16

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