cyclone iv FPGA有4个pll：pll0,pll1,pll2,pll3。  每个pll有4个输入:clk0,clk1,clk2,clk3
1.   如果你在quartus ii中只设计了一个pll，那么下载后这个锁相环会给哪一个？ 2.   开发板上，如果pll0连接了两个输入时钟，clk0接50M晶振，clk1接20M晶振； quartus ii中，设计了两个pll：pllx，plly。一个输入时钟为50M，另一个为20M，那下载后，pllx和plly给了pll0~4中的哪两个。     第二个问题我觉得只能下给pll0，或者这样设计根本不对。     高手给解答一下
[ 本帖最后由 tianma123 于 2012-2-27 19:08 编辑 ] 此帖出自小平头技术问答