CPLD有一个管脚不工作

2019-03-25 09:40发布

站内问答 / FPGA
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程序烧写成功后，CPLD的触发管脚一直处于高阻态，整个电路一上电就触发，想知道是CPLD的问题还是PCB 的问题。若是CPLD 的问题，那CPLD 是根据什么判断电路已经触发，然后执行程序的？ 此帖出自小平头技术问答
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5条回答
eeleader
1楼-- · 2019-03-25 15:22
 精彩回答 2  元偷偷看……
xiaxuedehai
2楼-- · 2019-03-25 20:20
就是定义的CPLD的一个管脚，存储器容量为4M，负延迟为128K，触发后，CPLD开始计数，存完存储器后关闭采样。
zgm1193
3楼-- · 2019-03-26 01:00
这个管脚你是希望怎样触发呢？上升沿？下降沿？高电平？低电平？还是其他什么条件触发？
kdy
4楼-- · 2019-03-26 03:40
可能情况：
1、管脚没约束对
2、综合时逻辑有问题被优化掉
3、外部器件将之拖死
4、CPLD损坏
5、其他不可抗拒因素
哈哈
xiaxuedehai
5楼-- · 2019-03-26 04:48
外部高电平触发，我测过了，外部输入是低，并且把外部触发输入电路去掉，CPLD依然一上电就触发

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