verilog实现循环加法

2019-03-25 09:44发布

站内问答 / FPGA
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我想用超前进位加法实现一个循环累加器，先编写了一超前进位加法器的模块，然后在一个顶层模块中循环调用，想用always语句实现，但是always里不能调用模块，我改如何实现我的设计呢，各位给点意见。 此帖出自小平头技术问答
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4条回答
zgm1193
1楼-- · 2019-03-25 12:46
 精彩回答 2  元偷偷看……
whalechao
2楼-- · 2019-03-25 17:03
是吗，我好好看看吧，谢谢你的意见
silencex
3楼-- · 2019-03-25 21:51
你的思想还是软件的编程思想
你应该考虑的是如何用其它信号来控制你的模块，而不是调用
chenzhufly
4楼-- · 2019-03-26 02:40
FPGA里面应该叫  例化

多次例化同一个模块是可以的

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