大家好，我是一个FPGA初学者，最近在用赛灵思的片子做项目。我将60M的全局时钟奇分频为800KHZ（输出），同时又把800KHZ当作时钟信号再分频为8KHZ（输出），但是发现place&route的时候报了警告，大致是说我用800KHZ做时钟信号会有超出指标的延迟。
always@(negedge rst1 or negedge clk800khz)
begin
        if(!rst1)
        begin
                clk8khzreg<=0;
                clk8khz<=0;
        end
        else
        begin
                if(clk8khzreg==49)
                begin
                        clk8khz<=!clk8khz;
                        clk8khzreg<=0;
                end
                else
                        clk8khzreg<=clk8khzreg+1;
        end
end
请问大家有遇到过这样的问题么？是怎么解决的呢？谢谢...... 此帖出自小平头技术问答