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你要自己设计一个FIFO吗？

原帖由 eeleader 于 2011-12-15 15:15 发表 你要自己设计一个FIFO吗？

嗯 想 自己写一个

原帖由 eeleader 于 2011-12-15 15:15 发表 你要自己设计一个FIFO吗？

module fifo(clk,rst_n,fifo_wr,fifo_rd,empty,full);

input clk;
input rst_n;
input fifo_wr;
input fifo_rd;

output empty,full;

reg empty;    //空标志
reg full;     //满标志

reg [leth-1:0] fifomem  [dep-1:0];

// ----empty

always @(posedge clk or posedge rst_n)
if(!rst_n)
empty<=1;
else if(fifo_wr)
empty<=0;
else if(fifo_rd&&(wr_ptr_s==rd_ptr_s+1))
empty<=1;
else empty<=empty;

//-----full

always @(posedge clk or posedge rst_n)
if(!rst_n)
full<=0;
else if(fifo_rd)
 full<=0;
else if(fifo_wr&&rd_ptr_s==wr_ptr_s+1)
 full<=0;
else full<=full;

reg valid_rd_s ;
reg valid_wr_s ;

always @(empty or fifo_rd)
if(!empty&&fifo_rd)
valid_rd_s<=1;

always @(full or fifo_wr)
if(!full&&fifo_wr)
valid_wr_s<=1;

reg [dep-1;0] rd;
reg [dep-1;0] wr;

endmodule

 

这个是我看了一片VHDL语言写的 FIFO，自己翻译成verilog代码；我总是感觉我发的帖子上的判断条件有问题，不符合逻辑。

fifo只要了解他的原理就好了，我们用的软件上可以直接调用fifo的库，所以这种模块还是使用现成的比较好啊，“程序员”这个论坛上有很多fifo的程序资料，前不久，我也上传过fifo的资料，希望对你有帮助