2019-03-25 09:48发布
假设
a: in std_logic; ----------串行输入数据;
b: out std_logic; ---------表示检测到序列的标志;
定义寄存器序列:
series: std_logic_vector(4 downto 0);
if (rst='1') then
series<=(others=>'0');
elsif clk'event and clk='1' then
series<=a & series(4 downto 1) ;
if (series="10010") then
b<='1';
else
b<='0';
end if;
有 verilog的么? 我用的verilog,这个看不懂撒,谢谢!
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假设
a: in std_logic; ----------串行输入数据;
b: out std_logic; ---------表示检测到序列的标志;
定义寄存器序列:
series: std_logic_vector(4 downto 0);
if (rst='1') then
series<=(others=>'0');
elsif clk'event and clk='1' then
series<=a & series(4 downto 1) ;
if (series="10010") then
b<='1';
else
b<='0';
end if;
end if;
有 verilog的么? 我用的verilog,这个看不懂撒,谢谢!
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