为什么Quartus II 10.1 综合出来结果使用0个单元？

2019-03-25 09:50发布

站内问答 / FPGA
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为什么Quartus II 10.1 综合出来结果使用0个单元？

没有报错，能看到RTL的视图看到综合出来的网络
器件也已经选择了的


有提示说没有设置时钟     请问该如何设置clk为时钟？
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3条回答
ssawee
1楼-- · 2019-03-25 14:08
< / 自己顶
kinglong2765
2楼-- · 2019-03-25 18:09
输入和输出之间有关联么，你检查下。没有的话，那应该会自动优化为没有利用任何资源
ssawee
3楼-- · 2019-03-25 20:19
当然有关联
输入输出的逻辑一大堆

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