这个应该是分布电容的影响，看波形就知道了，特别还是信号线与地交替间隔走线，如果不想改动太大，增加线径可以改善。当然，增加驱动能力也是可以的，如果只有一路的话，搞两个三极管变换一下就行了，不需要加个驱动芯片。
你用手去折或去捏这排扁平线，波形肯定也会发生变形或移动，而又没使用屏蔽线，所以排线尽量远离电感，变压器或其它干扰源。

xyzabc 发表于 2018-11-16 08:44
就是不知道如何才能达到阻抗匹配啊。接收端的阻抗与扁平电缆是匹配的（都是130欧），发送端该怎么做呢？ ...

长图，写清楚了如何做阻抗匹配

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2018-11-16 09:56 上传

看下CPLD输出信号的上升沿时间，确认是否和信号传输的时间接近？如果是那各考虑阻抗匹配解决办法，加缓冲估计也不能从根本上解决。
你的接收设备的两个电阻不能去掉？

并联小电容

adcr 发表于 2018-11-16 09:57
长图，写清楚了如何做阻抗匹配

非常感谢，认真看了一遍，感觉受益匪浅，因为板子量很少，而且凑合也能够用（设备是绘图仪，出错也就偶尔多出些黑点），主要还是没有试验条件。