2019-03-25 09:52发布
我简单的理解为：wire型数据就相当于实际电路中的总线，是数据传输的桥梁；reg型数据相当于实际电路中的锁存器，能够存储数据，且一般需要时钟沿来驱动。
其实写HDL代码就等同于画电路原理图，当你的电路中需要使用一条总线时，就定义一个wire型变量来实现；当你的电路中需要一个锁存器，就定义一个reg型变量来实现。
支持 “沙发”的理解，比较行象，也具体！
原帖由 beginner 于 2011-9-11 23:19 发表 我简单的理解为：wire型数据就相当于实际电路中的总线，是数据传输的桥梁；reg型数据相当于实际电路中的锁存器，能够存储数据，且一般需要时钟沿来驱动。其实写HDL代码就等同于画电路原理图，当你的电路中需要使用 ...
正解，学习~
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我简单的理解为：wire型数据就相当于实际电路中的总线，是数据传输的桥梁；reg型数据相当于实际电路中的锁存器，能够存储数据，且一般需要时钟沿来驱动。
其实写HDL代码就等同于画电路原理图，当你的电路中需要使用一条总线时，就定义一个wire型变量来实现；当你的电路中需要一个锁存器，就定义一个reg型变量来实现。
支持 “沙发”的理解，比较行象，也具体！
reg型一般用于always模块的组合逻辑和时序逻辑.
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