不辨不知道，一辨清楚了！

顶，支持！

Verilog的编写中，wire型一般用于:模块间信号互连，assign语句；
reg型一般用于always模块的组合逻辑和时序逻辑.

Verilog中变量的物理数据分为线型（wire、wand、wor等）和寄存器型（reg），其中reg相当于存储单元，wire相当于物理连线。

Wire表示直通，即只要是输入有变化，输出马上无条件的反映出来，而reg型数据一定要有触发，输出才会反映输入。

感谢楼上几位的解释，另补充一点东西。reg型的初始值为不定值（x），wire型的初始值为（z）。