'timescale 这个仿真的时候也提示错误；我看有很多代码中都有这个东西；不知道是怎么回事，很多资料上夜没有详细的介绍，到底怎么设置。

module count(reset,clk,out);
  input clk,reset;
  output out;
  reg [3:0] out;
  initial out=4'b0000;
  always @(posedge clk)
  begin
         if (reset) out<=4'b0000;
         else out<=out+4'b0001;
end
endmodule
‘timescale 1ns/1ns
‘define DEL 50
‘include "./count.v"
module count_tb;
  reg clk,reset;
  wire [3:0] out;
  parameter DELY=100;
  always #DELY clk=~clk;
  initial #'DEL reset=1'b0;
  initial #'DEL clk=1'b0;
  count count_tb(.reset(reset),.clk(clk),.out(out));
endmodule
不知道问什么 ’timescale，‘include，’idefine，这些命令在modelsim中不能用总是显示错误？

谢谢，想选FPGA做以后的发展方向。还请前辈给点意见和建议；前辈多多指教！

 

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2. 结合电路知识学好FPGA语法！

3. 研究FPGA语法可综合型，到达看电路，知道语法表达；看语法表达，知道电路形式。

4. 结合具体的应用学习FPGA！

关于timescale,include,idefine这些高级语言定义，你需要仔细阅读教材，才能领会！

谢谢！！