module fp_verilog(clk,reset_n,fm);
input clk,reset_n;
output fm;
reg fm;
reg [19:0] counter;
always@(posedge clk or negedge reset_n)
  if(!reset_n)
  counter<=20'b0;
  else
       begin
       if(counter[19])
       begin
            fm<=1'b1;counter<=20'b0;
       end
       else
             begin
             fm<=1'b0;counter<=counter+1'b1;
             end
       end
endmodule 我的板子的蜂鸣器是电磁式 的  这个代码驱动带不起来  高手指点一下 为什么 怎么样才能响 此帖出自小平头技术问答