最近在做一个题目，其中里面用到用FPGA将经过A/D转换的八路视频信号合成两路信号，也就是做了一个合路器，
8:2合路器的作用是对每路视频信号进行第一次复用，将每路12.SMHz、8bit的数
字视频信号复用为2bit，以50MHz的频率输出
(1)data为经过A/D变换后输入的8bit并行数据;rst为复位信号，低电平有效;
clk为50MHz时钟信号;load为置位信号，当load为高电平时将data的高4位存入寄
存器rs1，低4位存入寄存器rs2;count1，count2为两个计数器，count1控制load信号
的产生，count2控制d0，d1的输出;d0，d1为输出信号。
(2)load是高电平有效的置位信号，load有效时将data分别存入rs1和rs2，并且
控制count2的产生，load信号的产生由count1控制，load信号是由时钟信号的下降沿
触发的，在时钟的下降沿且countl=001时load=1。
(3)d0，d1的输出由count2控制，在时钟的下降沿，当count2=001时，d0=data[7]，
dl=data[3];count2=010时，d0=data[6]，d1=data[2];count2=011时，d0=data[5]，d1=data[1];
eount2=100时，d0=data[4]，d1=data[0]。

这段描述用VHDL或是Verilog怎么写啊？非常紧急，谢谢大家了 此帖出自小平头技术问答