Verilog模块间通信

2019-03-25 09:55发布

站内问答 / FPGA
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我现在做了两个模块,在Top里实例化后,单独工作都能正常.
我的两个模块,分别是计数,显示(数码管),我现在将两个实例连接,计数的结果,传给显示模块显示.
综合时出现问题.说Count(也就是计数结果)被连接到多个设备.
还有高手指点一下.

ISE 10.1 此帖出自小平头技术问答
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1条回答
flyaqiao
1楼-- · 2019-03-25 15:07
< / wire[9:0]   Count  = 0;
Counter counter(.Clk(Clk), .Rst(Rst), .PA(PA), .PB(PB), .Count(Count));
Display display(.Clk(Clk), .Rst(Rst), .Segs(Segs), .Bits(Bits), .Values(Count));
问题找到了.不好意思.定义的时候不要=0;
wire[9:0]   Count;

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