各位大侠们，这是我第一次在论坛发帖，我接触FPGA才一个月，感觉入门容易，往深里学好难啊，
求助！！！
在用FPGA（用的是Spartan6)中得Block
RAM制作
FIFO存储器时，FIFO的读写
时钟周期是不是固定的？也就是说是由硬件定好了？
如果不是，是由
软件进行设置么？ps：比如说我手里有2Mb大小的FIFO，如果想接受160Mbps的32位
数据流，再不用到SDRAM条件下，通过设置FIFO的读写时钟周期是不是可以实现？我网上查了好多资料，解决不了啊，求高人指点，不胜感激~~~
此帖出自
小平头技术问答
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FIFO可以解决速度匹配接口问题：
楼主的数据流160M 32位，请问输出的速度是多少？
不客气！欢迎常来！
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