VHDL：
sel<=b&c;
process(a,b,c)
begin
if (sel="10") then
if a'event and a='1' then
cnt<=cnt+'1'
end if;
clk_out<=cnt[2];
end process;
这个电路里sel的优先级高于a的优先级；

在verilog里
always@（posedge a)
begin
sel<={b,c};
if(sel==2'b10) begin
cnt<=cnt+1;
end
assign clk_out=cnt[2];
end
这个电路中，sel会在a的posedge处才会变化。

从代码分析，这是两种完全不一样的电路，所以结果不一样，也很正常！
[ 本帖最后由 tx_xy 于 2011-9-22 22:53 编辑 ]

VHDL：
sel<=b&c;

process(a,b,c)

begin

if (sel="10") then

if a'event and a='1' then

cnt<=cnt+'1'

end if;

clk_out<=cnt[2];

end process;

这个电路里sel的优先级高于a的优先级；

有这样描述电路的吗？

不符合标准的电路结构哦！