大家好，我在做一个lcd1602显示实验，用spartan 3e  的开发板 我想用verilog写一个数组，一开始对这个数组设定初值，后面的程序中会调用   type Ram is array(0 to 15) of std_logic_vector(7 downto 0);

constant  MyRamUp:Ram:=(x"46",x"68",x"69",x"73",x"20",x"49",x"73",x"20",x"4d",x"79",x"20",x"46",x"69",x"72",x"73",x"74");

              --This Is My First

constant MyRamDown:Ram:=(x"20",x"20",x"46",x"50",x"47",x"41",x"20",x"50",x"72",x"6f",x"67",x"72",x"61",x"6d",x"20",x"20");

              --FPGA Program

以上是http://bbs.eeworld.com.cn/thread-294094-1-1.html，这个帖子中的的内容 但如何用verilog来实现？ 谢谢 此帖出自小平头技术问答