问题如下，以Stratix II为例：
1.ALTERA的FPGA管脚资料哪能下载，官网上没找到。
2.芯片上1对clk输入引脚有clk1p，clk1n请问这两个引脚是怎么使用的，看资料上是通过一个选择端控制两个时钟信号中的一个输入到内部，不知道这样理解对不？
3.有些clk引脚可以作为数据输入端口使用，是不是就是说该引脚与IO口相比只能做输入而不能输出其他没什么区别？而且貌似这些端口用于数据输入是都是走全局走线的是不？
4.PLLOUT引脚是用作将内部PLL输出的时钟输出到该管脚吗？
问题都是很简单的，但是就是一直困惑着我，还请大家帮我解答一下。不甚感激
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小平头技术问答
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2clk1p，clk1n是clk1的正和负，如果输入时钟是差分的。
3不知道 没管过
4不知道
1.ALTERA的FPGA管脚资料哪能下载，官网上没找到。
这个问题肯定是在官网上能找到，你没找到，肯定是没找对地方！
2.芯片上1对clk输入引脚有clk1p，clk1n请问这两个引脚是怎么使用的，看资料上是通过一个选择端控制两个时钟信号中的一个输入到内部，不知道这样理解对
不？
这个问题，如果单端时钟，直接选择一个管脚输入即可。这个CLK1P,CLK1N表示一对差分时钟，这是高速时钟的表现形式。因为STRATIX是高速芯片。
3.有些clk引脚可以作为数据输入端口使用，是不是就是说该引脚与IO口相比只能做输入而不能输出其他没什么区别？而且貌似这些端口用于数据输入是都是走全局走线的是不？
所用的IO角都可作为输入输出，CLK引脚是专用的布局布线资源，延迟较小而已，所以用于专用时钟！
4.PLLOUT引脚是用作将内部PLL输出的时钟输出到该管脚吗？
YES！
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