在VHDL中怎么实现宏编译 - 平头弟

在VHDL中怎么实现宏编译

2019-03-25 10:06发布

站内问答 / FPGA

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各位同仁：现在在开发过程中遇见一个问题，想向大家讨教一下：在verilog中时，我们采用宏编译的方式可以实现自动在程序中添加版本号的方式进行版本的管理。实现方式是，脚本将相关的信息写入到一个文件xxx.h; 在verilog中include这个头文件，则在编译的过程中会自动的进行处理。
但是现在使用vhdl语言以后，没有办法是使用include的方式进行。请问vhdl中有没有类似include功能的语法。即：在外部一个文件中编写相关常量，vhdl在编译的过程中，能自动找到这个文件内常量的数值进行编译？此帖出自小平头技术问答

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6条回答

1楼-- · 2019-03-25 14:04

< / 1、写一个 VER.vhd 文件，比如：
　package VER is
　　constant VERSION: integer := 10;
　end VER;

2、在需要调用这个常数的源文件开头加下面的语句：
use work.VER.all;

3、把 VER.vhd 加入工程综合。

2楼-- · 2019-03-25 14:25

这个没有确实没有啥经验哦！

3楼-- · 2019-03-25 19:22

很好的想法！过来学习学习！

4楼-- · 2019-03-25 22:27

帮顶

5楼-- · 2019-03-26 01:38

精彩回答 2 元偷偷看……

6楼-- · 2019-03-26 04:19

VHDL 宏编译不知是不是就是参数化模块，根据参数的条件编译模块。

利用参数化可以让编译器不编译模块的。

不知道是否是楼主的需要的宏编译。

我在编程中常用参数来编译模块！

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