D触发器设计同步计数器 - 平头弟

D触发器设计同步计数器

2019-03-25 10:14发布

站内问答 / FPGA

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我用DFF设计的异步的，时序很差，根本没法用，怎样设计一个计数器绝对可用的，时序好的。多谢！此帖出自小平头技术问答

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8条回答

1楼-- · 2019-03-25 15:46

< / 楼主是用什么做的，cpld?fpga?还是74系列?

2楼-- · 2019-03-25 21:24

FPGA做的，有什么好的建议吗？我用74系列仿真试了一把，时序也不是特别好。

3楼-- · 2019-03-26 00:40

你说的时序不好指的是什么，具体一点。

4楼-- · 2019-03-26 01:21

本来应该是当clk在上升沿时，数据位的最低位拉成高电平，就是这个过程延迟很大，有5个ns

5楼-- · 2019-03-26 02:44

精彩回答 2 元偷偷看……

6楼-- · 2019-03-26 06:25

我到是已经明白了......

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