D触发器设计同步计数器

2019-03-25 10:14发布

站内问答 / FPGA
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我用DFF设计的异步的，时序很差，根本没法用，怎样设计一个计数器绝对可用的，时序好的。多谢！ 此帖出自小平头技术问答
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8条回答
eeleader
1楼-- · 2019-03-26 06:26

这个说的太好了！

eeleader
2楼-- · 2019-03-26 07:52

应该来说没有绝对好用的,只要满足你的要求, 即使有毛刺,只要在你采样期间能避免,还是可以认为是好的

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