CPLD与CPU通信问题

2019-03-25 10:14发布

站内问答 / FPGA
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需要用Altera的一款CPLD来进行IO扩展与CPU进行通信，CPLD内部逻辑比较简单，基本是组合逻辑，现在的问题是怎样确定CPU和CPLD的最快通信时间？CPU的地址线、数据线、控制线之间的延时怎样确定？说得具体一点：比如CPU的写控制线WR上升沿的时候，往CPLD写数据有效，那我怎么知道WR控制线与数据线之间的时序关系（延时）？ 此帖出自小平头技术问答
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16条回答
771235870
1楼-- · 2019-03-25 20:53
< / 有哪位大侠知道啊？还是说在quartusii软件里可以分析？望知道的大侠指教下！
eeleader
2楼-- · 2019-03-25 23:42

这个就是异步通信问题。确保CPLD工作时钟是CPU总线时钟的两倍。采样定理决定了。

chunyang
3楼-- · 2019-03-26 02:41
 精彩回答 2  元偷偷看……
771235870
4楼-- · 2019-03-26 02:54
CPLD没有时钟信号，全部是组合逻辑
771235870
5楼-- · 2019-03-26 04:20
datasheet是给出了门参数，但是因为信号进入CPLD经过一些逻辑，所以不知道怎么算时间了。
仙猫
6楼-- · 2019-03-26 05:51
　组合逻辑只能根据手册估算最大延迟，但难以确定实际时间。
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