但是我们不知道某一个信号经过了多少逻辑，怎么估算呢？

但是我们很难确定某一个信号在CPLD内部的逻辑，怎么估算呢？

我就是用CPLD扩展CPU的IO口，CPU与CPLD之间通过数据线、地址线与控制线进行通信，CPLD内部将扩展的IO口分成一组一组，每一组IO有一个地址，CPLD只要根据CPU给的地址来确定对哪一组IO进行操作，至于进行什么操作就看控制线与地址线的数据，所以说CPLD不需要时钟。我想知道的是：我怎么确定，CPU发完地址线之后的多长时间内发控制线有效，或者控制线发完之后的多长时间内发数据线有效，这个数据要保持多长时间CPLD才能完成操作

有点类似于时序逻辑中：数据的建立时间与保持时间

　这样做是可以的，CPU读CPLD时只需组合逻辑，写CPLD时利用WR的后沿锁存，脉宽、建立/保持时间均由CPU控制，具体数据可从CPU和CPLD手册里查到。CPU的外围逻辑可用74芯片配出来，而CPLD比普通74速度快得多，应该绰绰有余。