CPLD与CPU通信问题

2019-03-25 10:14发布

站内问答 / FPGA
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需要用Altera的一款CPLD来进行IO扩展与CPU进行通信，CPLD内部逻辑比较简单，基本是组合逻辑，现在的问题是怎样确定CPU和CPLD的最快通信时间？CPU的地址线、数据线、控制线之间的延时怎样确定？说得具体一点：比如CPU的写控制线WR上升沿的时候，往CPLD写数据有效，那我怎么知道WR控制线与数据线之间的时序关系（延时）？ 此帖出自小平头技术问答
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16条回答
771235870
1楼-- · 2019-03-27 01:25
我就是想知道怎么根据CPLD手册来知道建立保持时间，这样我才能知道CPU能以多快的速度与CPLD通信，但是CPLD手册里的延时说明有很多，不知道怎么下手
771235870
2楼-- · 2019-03-27 06:48
但是，应该说CPLD内部的逻辑不一样，延时也会不一样，所以说这个时间很难算
仙猫
3楼-- · 2019-03-27 06:59
 精彩回答 2  元偷偷看……
771235870
4楼-- · 2019-03-27 11:00
多谢指教！
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