PLL输出差分时钟信号

2019-03-25 10:18发布

站内问答 / FPGA
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请问如何用PLL#_CLKOUTp和 PLL#_CLKOUTn输出差分时钟，我先前都是用一般IO通过PLL中调整相位至180输出的，不知道用这两个脚如何实现。期待>>>>>>>>>>>>>>
此帖出自小平头技术问答
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1条回答
lan54160
1楼-- · 2019-03-25 18:59
< / 为什么看不到回复呢，没有人弄过吗？altera fpga

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