< / 还没看出问题来！

mem[1]和mem[0]是16位的寄存器，把mem[1]的第16位和mem[0]的第1位进行异或运算， 应该怎么写？

原帖由 00750 于 2011-6-21 08:35 发表
把mem[1]和mem[0]分别赋给两个十六位的寄存器，然后用这两个寄存器进行你需要的运算。

谢谢，现在就是这样做的。:-)

如果寄存器很多怎么办呢，现在定义的是5组寄存器构成的mem变量，如果变成64组的，如reg [15:0] mem [63:0]，并且寄存器之间要两两异或，岂不是很麻烦了。
verilog可以支持二维数组就好了。

不客气，目前verilog就是这样，没有办法，system verilog是不是支持就不知道了。