FPGA波形仿真结果问题

2019-03-25 10:23发布

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下面的图是我写的一个程序的仿真结果，本来程序中式希望在clk的上升沿将y1的值赋值给y_out，结果却出现了图中所示的情况，很奇怪，y_out不仅不是在时钟的上升沿被赋值，而且中间还出现了很多多余的变量~~~~~~不知道有没有同仁遇到过，帮忙答疑解惑~ 此帖出自小平头技术问答
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2条回答
zhengli880209
1楼-- · 2019-03-25 16:02
 精彩回答 2  元偷偷看……
eeleader
2楼-- · 2019-03-25 22:01

呵呵! 时序与功能仿真是有区别的!

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