2019-03-25 10:24发布
如果从300HZ产生的一个周期的VALID信号同步到10MHZ周期内，这是很好搞的。 可以用10MHZ时钟检测300HZ的VALID信号的边沿，产生一个10MHZ的同步信号。
不知道LZ 明白没有？
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如果从300HZ产生的一个周期的VALID信号同步到10MHZ周期内，这是很好搞的。 可以用10MHZ时钟检测300HZ的VALID信号的边沿，产生一个10MHZ的同步信号。
不知道LZ 明白没有？
“检测300KHz中valid的边延”思想能明白，但如果valid的边沿和10MHz上升沿是错开的呢 那不是就没法同步到10MHz了 具体的verilog语言怎么描述呢
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