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请教各位：当系统中有一个20MHz的输入时钟时，经过PLL倍频后，产生一100MHz和一20MHz的内部时钟时，Clock Setting那里如何设置，是不是应填最大的100MHz？
PLL出来的100MHz和20MHz是不是相对于20MHz的输入时钟为衍生时钟？
Individual Clocks是不是如下图设置？
刚刚接触FPGA，还请大家多多帮助！
此帖出自小平头技术问答
Individual Clocks是不是如下图设置？
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问一个问题:
请问你程序内部都是100MHZ吗?
请按照100MHZ要求就 OK了
满足100MHZ, 肯定也满足20MHZ
嗯。谢谢斑竹啦……
不客气！
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