2019-03-25 10:24发布
这完全是3个CLK!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
是3个clk
这个图简单理解,就是芯片采集数据后, 延迟3个时钟可以取到有效数据了.
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这完全是3个CLK!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
那要不要延时3个Clk，FPGA在采集，还是直接采集呢？
是3个clk
[ 本帖最后由 stepan 于 2011-4-29 15:44 编辑 ]这个图简单理解,就是芯片采集数据后, 延迟3个时钟可以取到有效数据了.
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