FPGA设置IP核时，编译出错。。。

2019-03-25 10:25发布

站内问答 / FPGA
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  最近搞ucgui到FPGA上面，软IP做好了。加入到QUARTUSII中，编译的时候，出错。     我以前做到这步的时候是没有问题的，这次做的时候，用了一个ALT_PLL，50MHZ的时钟经倍频后，得到两个100MHZ的输出。      在IP核 里面，做了SDRAM,CFI_FLASH,RS232,16根TFT屏的数据线，9根控制线。其中两根输入用了上升沿中断，       不知道哪里有问题。请高人指点一二。。。。 此帖出自小平头技术问答
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5条回答
eeleader
1楼-- · 2019-03-25 18:00
 精彩回答 2  元偷偷看……
wstt
2楼-- · 2019-03-25 20:29
Pin太少了，不够用
wstt
3楼-- · 2019-03-26 00:52
如果是中间信号不需要引出的话就设置为虚拟引脚
shilaike
4楼-- · 2019-03-26 04:24
哦。。谢谢哥子。。
   因为TFT我用了16根数据线来控制，加上100MHZ的时钟应该跑起来相当快了。
但忽略了一个问题。我用了CFI-FLASH和SDRAM，这些东西造成引脚冲突了。。
   呵呵。。
      既然找到了问题，那么下面我就会解决这些问题。
        哎。这个接口板要重画了。。。嘿嘿。。。
eeleader
5楼-- · 2019-03-26 08:16

问题一讨论就清楚了

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