单从简单的仿真图上就看到这么多东西，太厉害了，受教受教！！！！

我用最简单的方式回答一下吧。
下面是2个DFF的串联，假设A的初值是１，B的初值是０

假设ＤＦＦ都是上升沿触发的，

由于１．ＤＦＦ是沿触发　２．ＤＦＦ是需要一定的响应时间　３．ＦＰＧＡ中ｃｌｏｃｋ　ｔｒｅｅ可以保证在其中的所有ＤＦＦ的时钟上升沿同时到达。

所以得出结论：当第一个时钟上升沿来临时，此时Ａ从１＝》０，Ｂ从０＝》１

当第二个时钟升沿来临时，此时Ａ保持０，Ｂ从１＝》０．

目前你可以简单理解为：在第一个时钟上升沿来临时，Ａ还没有来得及改变，所以Ｂ看到的是１，而且是一个“稳定”的１．

 

这里要注意，Ａ是ＦＰＧＡ内部的信号，它是与时钟同步，而且一定是延迟与时钟上升沿的（原因如上）

 

 

 

你的问题在于，将Ａ从ＦＰＧＡ内部拿到了ＦＰＧＡ外部，无法保证Ａ是在时钟上升沿后变化的。

 

 

[ 本帖最后由 qd0090 于 2011-4-25 21:17 编辑 ]

你可以写一个简单的代码，如下
always@(posedge clk)
　Ａ＜＝Ｂ；
　Ｂ＜＝Ｃ；
   endmodule
（verilog我不熟，不知对不对，意思就是上升沿，　Ａ＜＝Ｂ；Ｂ＜＝Ｃ；）
你后仿一下看看，就可以明显看到，A，B的变化都是延迟与时钟的。
所以有些人写代码时，会Ａ＜＝Ｂ# 2；这么写，
我认为这样就可以在前仿真时，看到延迟，节省仿真时间。

verilog VHDL是硬件描述语言，不要从软件的角度考虑问题，那样是行不通的。

“verilog VHDL是硬件描述语言，不要从软件的角度考虑问题，那样是行不通的。”
谢谢，以后我会注意的！

特别要注意"描述" 两字, 不是C语言.

 

程序最终结果要看电路执行的结果.  所以不是每句话,都有硬件电路执行!