夏老师书中的一个语句疑惑

2019-03-25 10:27发布

站内问答 / FPGA
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always@(posedge reset)
  @(posedge fetch) ctl_cycle;
这个该怎么理解。Verilog经典教程里面。书第86页，PDF91页 此帖出自小平头技术问答
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3条回答
walkerinsky
1楼-- · 2019-03-25 15:18
< / 直接按照字面的意思去理解：就是在RESET的上升沿后的碰到的第一个 FETCH 上升沿，进行ctl_cycle操作。这个一般是用来进行行为级的描述，不是RTL的，用于仿真和模型的建立。这样的语句描述方式在做仿真验证是非常有用的。
stepan
2楼-- · 2019-03-25 16:59
哦，谢谢了
eeleader
3楼-- · 2019-03-25 18:33

所为行为描述, 就是用中西结合的方式描述这个电路的一些行为. 为你编码提供指导!

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